超越芯片：AI 如何重塑半导体设计与制造

Intel Foundry 在 Global Semiconductor Alliance（GSA）欧洲高管论坛上分享了其对 AI 时代半导体 scaling 的判断：行业过去长期聚焦晶体管微缩，如今真正的约束已扩展到供电、连接性、先进封装和供应链韧性。Intel Foundry 从两条线应对，一是开发先进制程与封装技术，二是在技术开发和制造运营中全面引入 AI 与机器学习，以提升质量、加速良率学习并缩短产品上市时间。 文章将塑造未来芯片需求的力量归为三类：Agentic AI 带来多步推理负载，可预测性远低于传统计算，对供电和高性能连接提出新要求；Physical AI 把智能带到边缘设备和真实系统，需要可扩展的 AI 自动化与建模来支撑低成本高良率制造；主权 AI 则推动制造与供应链向安全、有韧性、地理多元的方向布局。Intel Foundry 在北美、欧洲和亚洲保持生产能力，为客户提供选址灵活性。 技术路径上，创新已从单芯片 SoC 转向由 chiplet 组成的 system of chips，把专用 die、内存堆栈和加速器组合为单一方案，获得更高模块化和更快迭代。Intel 18A 采用 RibbonFET 全环绕栅极晶体管和 PowerVia 背面供电，把供电走线移到晶圆背面，与正面信号互连分离，从而降低电阻、压降和供电噪声，配合高密度 MIM 电容改善电源完整性。官方数据称 PowerVia 带来最高 10% 的单元利用率提升和 4% 的 ISO-power 性能提升，连接晶体管层所用的纳米 TSV 比传统 TSV 小约 500 倍；通过在前端维持 32 nm 低层金属间距、采用直接打印而非多重曝光，Intel 18A 与 18A-P 在控制成本的同时改善每瓦性能。Intel 18A 配合 PowerVia 相较 Intel 3 可提供约 18% 的每瓦性能提升，已进入风险生产的 Intel 18A-P 预计再提升 9%。 封装与互连方面，UCIe 为 chiplet 之间提供高带宽低延迟的标准互连；EMIB-T 把供电能力直接集成进桥接结构，改善多 die AI 系统的供电效率并降低电感压降，在许多应用中还可省去完整硅中介层；Foveros Direct 通过混合键合实现 3D 集成，让前沿计算 die 堆叠在优化过的 base die 上，按功能选择最合适的制程以平衡性能、能效和总拥有成本。 制造端，AI 与 ML 已深度嵌入工作流。在设计技术协同优化（DTCO）中，AI 帮助工程师在庞大的功耗、性能、面积权衡空间中更快找到最优解。工厂每周收集近十亿张图像、产生 PB 级制造数据，ML 系统用于缺陷检测、失效模式分类、良率风险识别和改进设计规则，使 18A 设计者能在流片前发现布局问题；神经网络和集成决策树被用于定位根因、加快缺陷解决。数字孪生和预测性维护系统则持续监控设备，在故障影响生产前发现隐患，维持7×24 运行所需的设备可用率。